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    一種電路結構，包含：具有一凹槽的一半導體基板；置於該凹槽表面的一第一絕緣層；置於該凹槽下半部的一底部導體，其中該底部導體藉由一複數個長垂直導體柱連接至一外接偏壓；置於該凹槽上半部的一頂部導體，其中該頂部導體連接至複數個短垂直導體柱，且該頂部導體的頂端表面高於該半導體基板的表面；以及置於該底部導體和該頂部導體之間的一第二絕緣層。
    公开号:TW201310622A
    申请号:TW100134288
    申请日:2011-09-23
    公开日:2013-03-01
    发明作者:Jeng-Hsing Jang；Yi-Nan Chen；Hsien-Wen Liu
    申请人:Nanya Technology Corp；
    IPC主号:H01L27-00
    专利说明:
    垂直雙閘極電路結構
    本發明揭示一種具有垂直雙閘極的電路結構，特別係關於一置於動態隨機存取記憶體(DRAM)中具有凹式垂直雙閘極和垂直導體柱的電路結構。
    半導體製程技術在過去四十年來根據摩爾定律一路將尺寸縮小，而縮小製程尺寸產生了許多小尺寸元件物理上的限制。動態隨機存取記憶體(DRAM)為典型受縮小尺寸衝擊的元件之一，例如其通道長度的縮短。當DRAM通道長度被縮短以增進操作速度及元件密度，短通道效應(short channel effect)隨之產生。其中一個伴隨短通道效應的物理現象為次臨界漏電流(sub threshold current leakage)；另一個伴隨短通道效應的習知物理現象為臨界電壓的漂移。汲極感應勢壘降低(drain-induced barrier lowering)造成前述第一個物理現象，當閘極電壓低於臨界電壓時，其中勢壘(potential barrier)的降低即允許汲極和源極之間的導通；對於閘極電壓感應電荷的不精準預測反映在前述第二個物理現象上，臨界電壓漂移造成元件操作控制困難及次臨界漏電流的的產生。更甚，小尺寸元件需要嚴格及精準的製程技術以達到品管標準，因此製程參數的自由度非常狹窄，也增加了製程的困難度。
    圖1顯示一具有習知閘極結構的DRAM單元之剖面圖。兩個源極13和一個汲極15置放在一半導體基板11中。一習知閘極17被一側壁邊襯19圍繞，且被一薄氧化層18隔絕於該半導體基板11。圖1中兩閘極、兩汲極、以及一源極形成一主動區，該主動區進一步被淺溝渠隔離(STI)12分離。一雙箭頭14標示出該電路結構的通道長度，當DRAM尺寸縮小，該通道長度也一併縮短，因此有必要設計一種新的閘極結構以避免短通道效應。許多電路結構設計曾經嘗試減低次臨界漏電流及臨界電壓的漂移對元件的影響，諸如：凹陷式閘極結構用來增加通道長度；具有通道高濃度離子佈植的元件用來增加臨界電壓。然而，縱使通道高濃度離子佈植增加了臨界電壓，卻不可避免地犧牲了絕緣層的結構完整性，因此元件更易達到崩潰電壓。
    本發明揭露一電路結構，包含：具有一凹槽的一半導體基板；置於該凹槽中的一第一絕緣層；置於該凹槽下半部的一底部導體，其中該底部導體經由複數個長垂直導體柱連結至一外部偏壓；置於該凹槽上半部的一頂部導體，其中該頂部導體連結至複數個短垂直導體柱，且該頂部導體的頂部表面高於該具有一凹槽的半導體基板的表面；以及置於該底部導體及該頂部導體中間的一第二絕緣層。
    本發明揭露的電路結構保留了凹陷式閘極設計，並且加上了施加兩外接偏壓制至該垂直雙閘極以調控臨界電壓的自由度。本發明不但降低了次臨界漏電流對元件的影響，同時也放寬了製造小尺寸元件的參數，因為臨界電壓可在元件製造完成後被微幅調控。
    本發明揭露一種凹陷式垂直雙閘極的電路結構。參見圖2，根據本發明一實施例，該種電路結構20特別係用於DRAM電路中。水平的字元線44以及垂直的位元線42相互垂直配置於複數個主動區46之上。圖3及圖4為沿著圖2中剖面線1-1及2-2的剖面圖。
    如圖3所示，該種電路結構20包含一半導體基板21、置於該半導體基板21內的第一導電區23、置於該半導體基板21內的第二導電區25、置於該半導體基板21內的垂直雙閘極27，其經配置以分隔該兩個第一導電區23及該第二導電區25，其中該兩個第一導電區23、該第二導電區25，及該兩個垂直雙閘極27構成該電路結構20的一主動區29。
    從較巨觀的層面，該電路結構20包含複數個上述的單元，亦即，被複數個淺溝渠隔離(STI)區隔的複數個主動區29。參見圖3，該電路結構20包含兩個置於該基板21兩個凹槽23'內的第一導電區23、置於該基板21一個凹槽25'內的第二導電區25、兩個置於該基板21兩個凹槽27'內的垂直雙閘極27，且該垂直雙閘極27凸出於該基板21表面。該垂直雙閘極27包含一底部導體27a、一頂部導體27b、一第一絕緣層27c、一第二絕緣層27d、以及一側壁邊襯27e。該第一絕緣層27c置於該垂直雙閘極27的底部及側壁，用以將該底部導體27a以及頂部導體27b與該基板21、該第一導電區23、以及該第二導電區25隔絕。該第二絕緣層27d置於該底部導體27a與該頂部導體27b之間，用以隔絕該底部導體27a與該頂部導體27b。參見圖3及4，該垂直雙閘極27具有兩個長邊27L及兩個短邊27S。該側壁邊襯27e置於該頂部導體27b短邊27S的側壁，以及該頂部導體27b長邊27L位於該基板表面之上的側壁。
    根據本發明一實施例，該第一導電區23為一源極摻雜區，而該第二導電區25為一汲極摻雜區。該第一導電區23及該第二導電區25具有相同的摻雜極性(n型或p型)，而該極性與該基板的摻雜極性相反。為了與現有金氧半導體(MOS)製程技術相整合，較佳地，該底部導體27a及該頂部導體27b包含摻雜的多晶矽。根據本發明一實施例，該第一絕緣層27c的剖面圖呈現一"U"型；該第二絕緣層27d呈現一平板型；該側壁邊襯27e包含氧化矽、氮化矽、氮氧化矽、以及以上材料之組合的絕緣材料。
    參見圖2、圖3、及圖4，連接至一字元線44的第一導體柱44a用以將該底部導體27a及一第一電極44a'電氣相連，該第一電極44a'位於該字元線44上；連接至一字元線44的第二導體柱44b用以將該頂部導體27b及一第二電極44b'電氣相連，該第二電極44b'亦位於該字元線44上；而一位元線導體柱(未繪出)用以將該第一導電區23或該第二導電區25與一位元線電極42電氣相連。該第一電極44a'與該第二電極44b'分別連結至極性相反的外加偏壓。根據本發明一實施例，p型導電區(23、25)置於n型基板中的凹槽(23'、25')，一負偏壓施加於該第一電極44a'，一正偏壓施加於該第二電極44b'。在此實施例的極性配置之下，該負偏壓的絕對值若等於或大於該電路結構20的臨界電壓，則會在沿著該垂直雙閘極27的底部感應一反型通道24(在此為p型)；而該正偏壓則會在絕緣層及基板的介面感應出一層主要載子(在此為n型)。此正負兩偏壓的總和效果為，施加於該頂部導體27b的該正偏壓減弱施加於該底部導體27a的該負偏壓，因此，為了形成一反型通道24，一個具有更大絕對值的負偏壓需要施加在該底部導體27a。換句話說，本實施例中的該正偏壓具有調控該電路結構20臨界電壓的功能。
    對於一個具有固定操作電壓的DRAM結構，藉由施加一外部偏壓在垂直雙閘極的其中一個電極，將有效地增加該結構的臨界電壓。本發明的優點有二：1)較高的臨界電壓減低DRAM結構中次臨界漏電流的問題，而且用本發明揭露的方式提高臨界電壓將避免大幅修改金氧半導體(MOS)結構、替換新材料、或變更原本的操作電壓數值；2)可在製程完成後調變臨界電壓，換句話說，製程參數條件將擁有較大的容忍度。
    參見圖4，製造具有複數個垂直導體柱的垂直雙閘極的方法包含以下步驟：a)在一半導體基板21中形成複數個淺溝渠隔離(22、22')；b)在該基板21的上半部用反應式離子蝕刻(RIE)形成一長條狀凹槽27'；c)用熱氧化製程形成一第一絕緣層27c至少遍布於該凹槽27'的底部及側壁；d)至少於該凹槽27'底部的該第一絕緣層27c上形成一底部導體27a，並且RIE回蝕使該底部導體27a表面平坦；e)用熱氧化製程形成一第二絕緣層27d至少遍布於該底部導體27a上；f)在該第二絕緣層27d上形成溢流於該凹槽27'表面的一頂部導體27b，並且RIE回蝕使該頂部導體27b表面平坦；g)形成置於該頂部導體27b兩長邊27L終端的兩個凹陷27R；h)在該等凹陷27R中形成一側壁邊襯27e；i)在該電路結構20頂部形成一介層介電質35；j)在該介層介電質35上形成複數個穿透該介層介電質35的垂直槽孔，其中該較長的槽孔被置於該底部導體27a之上，較短的槽孔被置於該頂部導體27b之上；k)用導電材料填平該等槽孔，該導電材料包含鎢。
    在本發明一實施例中，步驟b)中形成形成一長條狀凹槽27'進一步包含使用一具有長條狀開口的RIE遮罩。圖4中只顯示兩個完整的淺溝渠隔離(STI)22'，其它只剩下底部的STI 22為蝕刻該閘極長條狀凹槽27'的結果。兩個熱氧化製程用來形成第一及第二絕緣層(27c、27d)。熱氧化製程只在有矽的區域成長出氧化物，因此，該長條狀凹槽27'的底部及長邊27L側壁都將有氧化物覆蓋。該底部導體27a及該頂部導體27b，較佳地，將使用兩次化學氣相沈積(CVD)，該等導體材料為多晶矽。RIE回蝕製程皆使用於任一沈積步驟後，為了使該表面平坦，以利於下一沈積步驟。該頂部導體27b由於沈積溢流現象，在RIE回蝕後仍具有一高於該半導體基板21的上表面。
    位於該頂部導體27b兩短邊27S的兩凹陷27R由一RIE步驟完成，該RIE不但移除閘極長條狀凹槽27'以外的導電材料，也移除了閘極長條狀凹槽27'中該頂部導體27b兩長邊27L末端(即兩短邊27S)原本存在的導電材料。該兩凹陷27R的形成預備了下一步驟置放連接至一字元線44的一第一導體柱44a的空間。該側壁邊襯27e由一CVD製程沈積，而不存在該頂部導體27b側壁的多餘氧化物則被一具遮罩的RIE步驟去除。在本實施例中，一低融點絕緣材料，例如硼磷矽玻璃(BPSG)被使用於該介層介電質35。表面平坦化之後，四個貫穿該介層介電質35的垂直槽孔經由一RIE步驟被蝕刻打開，其中兩個垂直槽孔的尺寸從該介層介電質35的表面至該底部導體27a；另外兩個垂直槽孔的尺寸從該介層介電質35的表面至該頂部導體27b。導電材料於下一步驟中被濺鍍至該等垂直槽孔中，一化學機械研磨(CMP)步驟緊接著移除溢出該介層介電質35表面的導電材料，並完成該電路結構20。
    綜上而言，本發明揭露一具有凹陷垂直式雙閘極的DRAM結構及其製造方法。所揭露之該DRAM結構不但具有可調變且較高的臨界電壓以抑制吹臨界漏電流的發生，並且使製程參數條件擁有較大的容忍度。
    本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。
    1-1、2-2．．．剖面線
    10．．．DRAM單元
    11．．．半導體基板
    12．．．淺溝渠隔離
    13．．．源極
    14．．．雙箭頭
    15．．．汲極
    17．．．閘極
    18．．．閘極氧化物
    19．．．側壁邊襯
    20．．．電路結構
    21．．．半導體基板
    22、22'．．．淺溝渠隔離
    23．．．第一導電區
    24．．．導電通道
    25．．．第二導電區
    23'、25'、27'．．．凹槽
    27．．．垂直雙閘極
    27a．．．底部導體
    27b．．．頂部導體
    27c．．．第一絕緣層
    27d．．．第二絕緣層
    27e．．．側壁邊襯
    27L．．．長邊
    27S．．．短邊
    27R．．．凹陷
    29、46．．．主動區
    35．．．介層介電質
    42．．．位元線
    44．．．字元線
    44a．．．長垂直導體柱、第一導體柱
    44b．．．短垂直導體柱、第二導體柱
    44a'．．．第一電極
    44b'．．．第二電極
    圖1顯示一具有習知閘極結構的DRAM單元之剖面圖；
    圖2為根據本發明一實施例的一DRAM電路結構俯視圖，包含一複數個橫向字元線、一複數個縱向位元線、及一複數個主動區；
    圖3為沿著圖2中剖面線1-1的剖面圖；以及
    圖4為沿著圖2中剖面線2-2的剖面圖。
    20．．．電路結構
    21．．．半導體基板
    22、22'．．．淺溝渠隔離
    27'．．．凹槽
    27a．．．底部導體
    27b．．．頂部導體
    27c．．．第一絕緣層
    27d．．．第二絕緣層
    27e．．．側壁邊襯
    27L．．．長邊
    27S．．．短邊
    27R．．．凹陷
    35．．．介層介電質
    44a．．．第一導體柱
    44b．．．第二導體柱
    权利要求:
    Claims (13)
    [1] 一種電路結構，包含：一半導體基板，具有一凹槽；一第一絕緣層，設置於該凹槽中；一底部導體，設置於該凹槽下半部，其中該底部導體經由複數個長垂直導體柱連結至一外部偏壓；一頂部導體，設置於該凹槽上半部，其中該頂部導體連結至複數個短垂直導體柱，且該頂部導體的頂部表面高於該半導體基板的表面；以及一第二絕緣層，設置於該底部導體及該頂部導體中間。
    [2] 如申請專利範圍第1項所述之電路結構，另包含：複數個第一導電區，設置於該半導體基板內；以及複數個第二導電區，設置於該半導體基板內，且該第一絕緣層設置於該第一導電區及該第二導電區中間。
    [3] 如申請專利範圍第2項所述之電路結構，其中該第一導電區為一源極摻雜區，而該第二導電區為一汲極摻雜區。
    [4] 如申請專利範圍第1項所述之電路結構，其中該底部導體及該頂部導體包含多晶矽。
    [5] 如申請專利範圍第1項所述之電路結構，其中該頂部導體包含一長邊及垂直於該長邊的一短邊。
    [6] 如申請專利範圍第5項所述之電路結構，另包含：一側壁邊襯，設置於該短邊側壁以及該長邊側壁，其中該長邊之側壁的側壁邊襯位於該半導體基板的表面之上。
    [7] 如申請專利範圍第6項所述之電路結構，其中該第一絕緣層、該第二絕緣層、以及該側壁邊襯之材料係選自由氧化矽、氮化矽、氮氧化矽、以及其組合所組成之群組。
    [8] 如申請專利範圍第6項所述之電路結構，其中該底部導體、該頂部導體、該第一絕緣層、該第二絕緣層、以及該側壁邊襯構成一垂直雙閘極。
    [9] 如申請專利範圍第8項所述之電路結構，另包含：一電流通道，設置於該半導體基板內，該電流通道沿著該垂直雙閘極下半部的邊緣並位於該第一導電區及該第二導電區之間。
    [10] 如申請專利範圍第1項所述之電路結構，其中連結至該底部導體的該複數個長垂直導體柱為連接至一字元線的第一導體柱，其經配置以將該底部導體與一該字元線之一第一電極電氣相連。
    [11] 如申請專利範圍第1項所述之電路結構，其中連結至該頂部導體的該複數個短垂直導體柱為連接至一字元線的第二導體柱，其經配置以將該頂部導體與該字元線之一第二電極電氣相連。
    [12] 如申請專利範圍第1項所述之電路結構，進一步包含一位元線導體柱，其經配置以將該第一導電區或該第二導電區與一位元線電氣相連。
    [13] 如申請專利範圍第1項所述之電路結構，其中該長垂直導體柱及該短垂直導體柱包含鎢。
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